晶体管判决器

在现代数字世界里，“0”和“1”好像是最理所当然的东西：一段代码、一张照片、一部电影，归根到底都是二进制。但在这些抽象符号之下，藏着一个由硅原子、杂质离子和电场构成的微观物理世界。这篇文章想把这根链条从头捋一遍：先看单个晶体管（MOSFET）到底怎么工作，再看如何用它们拼出最基本的逻辑门，然后看怎么把逻辑门组合成能做判断的电路——最后，我会分享自己亲手画PCB、把知识做成实物的经历。

PMOS与NMOS：硅片上的两个“水龙头”

现代集成电路的基石是 CMOS（互补金属氧化物半导体）技术，由两位主角组成：利用电子导电的 NMOS 和利用空穴导电的 PMOS。它们就像半导体世界里两种“开关逻辑”截然相反的水龙头。

微观世界的“三明治”

先看它们的材料结构。以 PMOS 为例：它建立在掺杂了五价元素的 N 型硅衬底上，衬底表面通过离子注入制造出两个高度掺杂三价元素的 P 型区域（源极和漏极），里面充满作为载流子的“空穴”；它们上方覆盖着一层极薄的二氧化硅（SiO₂）绝缘层；最上面则是作为控制端（栅极）的金属或多晶硅。栅极、绝缘层和衬底三者合在一起，本质上就是一个极其微小的电容器。

NMOS 与 PMOS 的微观结构对比（源极、漏极、栅极、衬底）

NMOS：专攻低电平的“下水道”

NMOS 的材料与逻辑和 PMOS 完全镜像对称：它建立在 P 型衬底上，靠正的 $V_{GS}$ 电场把电子吸引到表面，形成一座“电子桥”。当栅极是高电平（5V）时，电子桥贯通，源极和漏极两侧联通；因为 NMOS 的源极接的是 GND，输出端会被统一拉到 0V——也就是说，这个结构天生适合传递 0V。正是这种“向下拉”的本领，让 NMOS 获得了“强 0”选手的称号。

PMOS：一场“平衡与打破平衡”的博弈

PMOS 的导通原理和 NMOS 大体相同，但这里可以讲一个和直觉完全相反的例子。我们可以把栅极（控制端）和源极（电源端）的电位变化，看作一场关于“平衡”与“打破平衡”的博弈：

“势均力敌”的静默（截止状态）：当栅极和源极同时处于 5V， $V_{GS} = 0V$ ，绝缘层两端感受不到任何电场压力。N 型衬底里的自由电子依然均匀分布在表面附近，源极里的空穴也安分地待在自己区域内。两侧 p 区之间会形成“耗尽层”，谁也没法导通——这和课上讲的 p-n 结是完全一样的。
“压差”引发的洪流（导通状态）：当栅极降到 0V、源极保持 5V 时，栅极相对源极产生了高达 -5V 的压差（ $V_{GS} = -5V$ ）。这道强静电场像一道指令穿透绝缘层直达衬底：它先把表面的自由电子全部“推”向衬底深处、清空场地，紧接着把源极和漏极里的空穴疯狂地“拽”到绝缘层正下方。当这些空穴聚集成高浓度的“反型层”时，一座实体的“空穴桥”便在纳米尺度下架设完成，原本断开的电路瞬间贯通，5V 的电荷倾泻而下。

这里最有意思的是：外加电场可以让一个本来充满电子的地方，反过来充满空穴——耗尽层向下扩散，上方全面打通。

PMOS 在截止与导通状态下的载流子分布

在实际元件中，PMOS 下方的衬底和源极是直接联通的，所以 PMOS 的源极基本都接 5V：输入高电平，不导通，输出就是 0V；输入低电平，导通，输出就是 5V。换句话说，PMOS 天生负责识别信号并做“反向输出”，是传“强 1”的选手。

拼出逻辑门：从 NOT 到 NAND

为什么不能只用一个管子

既然已经有了一个能根据输入信号决定输出的 MOSFET，那是不是直接拿一个 PMOS 或者 NMOS 当“电子开关”，就能实现很多逻辑操作了？事实并非如此。

在 CMOS 统治世界之前，半导体工业经历了一段漫长且极其费电的“试错史”。最早的晶体管时代，统治世界的是 BJT（双极型晶体管，也就是常说的三极管），工程师们用它造出了 RTL（电阻-晶体管逻辑）和后来的 TTL（晶体管-晶体管逻辑）。TTL 速度极快，造就了早期计算机的辉煌，但它有一个致命缺陷——太费电了：晶体管需要持续的电流来维持开启状态，导致早期的计算机简直就是一个巨大的电热炉。

为了降低功耗，物理学家转向了电场控制的 MOSFET，改用“电压”去操控电流的通断，而不是靠持续电流来维持状态。但受限于上世纪 60 年代的制造工艺，人类最初只能造出单极性的 MOSFET 逻辑：

最早只用 PMOS：世界上第一款微处理器 Intel 4004 里面全部都是 PMOS。为什么不用性能更好的 NMOS？因为当时的实验室环境不够干净，空气中的钠离子污染会导致 NMOS 的阈值电压极其不稳定。PMOS 虽然慢、还需要奇怪的负电压（比如 -15V）供电，但它在当时的工艺下最不容易坏。
后来的 NMOS 也有死结：当无尘室技术进步后，跑得更快的 NMOS 成为主流，但纯 NMOS 逻辑门遇到了一个物理死结——为了把电压拉高，工程师不得不把另一个 NMOS 硬生生当成“电阻”来用（耗尽型负载）。这意味着当逻辑门输出“0”时，电流会直接从电源穿过这个电阻流向地（GND）。即使芯片什么都不算，仅仅维持状态，也在疯狂消耗静态功耗。如果沿着这条路走下去，芯片在集成到一百万个晶体管之前，就会把自己融化。

直到 1963 年，仙童半导体的 Frank Wanlass 提出了一个天才般的构想：为什么不把 NMOS 和 PMOS 拼在一起用呢？这就是 CMOS 的诞生。虽然因为要在同一块硅片上同时制造 P 阱和 N 阱，工艺难度在地狱级别徘徊了近十年，但它“零静态功耗”的无敌物理特性，最终让它成为了今天所有数字文明的唯一基石。

NOT 门：一上一下的完美互补

CMOS 的结构很简单：上面一个 PMOS 接 5V，下面一个 NMOS 接地，两个栅极连在一起作为输入，从中间引出输出。来仔细看一下这个构造：

输入信号是高电平：上面的 PMOS 不导通，而下面的 NMOS 导通，输出端直接和 GND 共电压，也就是输出 0V。
输入信号是低电平：上面的 PMOS 导通，下面的 NMOS 不导通，输出端直接和 5V 共电压，也就是输出 5V。

整个过程没有一点能量的损耗。于是我们就获得了一个最经典的非门（NOT）：这个 CMOS 结构可以把高电平的输入转换为低电平的输出，把低电平的输入转换为高电平的输出，从而实现逻辑上的取反操作。

NAND 门：并联 PMOS 与串联 NMOS 的拓扑艺术

现在我们已经能拿一个 CMOS 当非门用了，拥有了最基本的逻辑单元。但真正的逻辑操作里有很多针对两个输入的操作，比如与、或。这些逻辑门在电路上又是怎么实现的呢？

在课本的布尔代数里，“与（AND）”和“或（OR）”似乎是最基础的逻辑起点。但在真实的硅基世界里，物理法则给出了完全不同的答案：直接制造纯粹的 AND 门或 OR 门在 CMOS 工艺中是物理上不可能的。芯片工程师必须先制造出带反相性质的 NAND（与非门）和 NOR（或非门），然后在输出端再拼接一个非门，才能得到 AND 和 OR。NAND 和 NOR 才是真正构建起现代数字帝国的“万能积木”。

NAND 门的逻辑是：只有当所有输入都为 1 时，输出才为 0；其余情况输出皆为 1。为了在微观上实现这个逻辑，需要 4 个晶体管（2 个 PMOS 和 2 个 NMOS）进行巧妙的阵列组合：

上拉网络（并联的 PMOS）：两个 PMOS 的源极都连接到 5V 电源，漏极共同连接到输出端，物理上就像两条并联的高压水管。只要输入 A 或 B 中有任何一个是低电平（0V），对应的 PMOS 就会感受到强烈的栅源压差而被电场导通，5V 的高电位瞬间通过这条被打开的“空穴桥”灌入输出端，把结果强行拉高为 1。
下拉网络（串联的 NMOS）：两个 NMOS 像叠罗汉一样串联起来，一端接输出，另一端接地（0V），就像一条被两道闸门截断的下水道。只有当输入 A 和 B 同时为高电平（5V）时，这两个“电子桥”才会同时贯通。此时上方的并联 PMOS 全部因失去压差而关断，输出端的电荷顺着这条串联的 NMOS 通路顺畅地排入大地，输出变为 0。

NAND 门在四种输入组合下的导通情况

A	B	NAND 输出 Y
0	0	1
0	1	1
1	0	1
1	1	0

NOR 门（或非门）的逻辑与 NAND 恰好相反：只要有任何输入为 1，输出就是 0；只有全为 0 时，输出才为 1。它的物理拓扑完美地镜像了 NAND 门：上拉网络变成“串联”（两个 PMOS 首尾相连，只有 A、B 都是低电平时才把 5V 传导出去），下拉网络变成“并联”（只要 A 或 B 有一个是 5V，对应的“电子桥”就导通，瞬间把输出抽干为 0V）。

为什么 NAND 是芯片的最爱

如果你仔细观察现代集成电路的底层版图，会发现一个有趣的现象：芯片设计师们极其偏爱 NAND 门，而尽量避免使用 NOR 门（这也解释了为什么我们平时用的固态硬盘叫 NAND Flash）。这种偏好并非出于逻辑上的差异，而是源自半导体底层的物理不对等。

我们在前面提过“载流子的微观赛跑”：空穴的移动速度（迁移率）远低于电子，这意味着 PMOS 天生就比 NMOS 孱弱，导通电阻更大。

在 NAND 门中，我们把孱弱的 PMOS 做了并联——这在物理上等于拓宽了通道，弥补了空穴跑得慢的劣势；而把强壮的 NMOS 做了串联——由于电子跑得飞快，串联带来的电阻增加完全在可接受范围内。
但在 NOR 门中，灾难发生了：我们不得不把原本就孱弱的 PMOS 做了串联。这就像让两个跑不快的人在一条狭窄的独木桥上接力，导致整个电路从 0 翻转到 1 的速度极其缓慢。如果非要用 NOR 门，工程师就必须把串联的 PMOS 在物理面积上做得极其巨大（通常是 NMOS 的 4 倍以上），这会严重浪费芯片上寸土寸金的硅面积。

因此，NAND 门凭借在物理传输速率和硅片面积利用率上的绝对优势，在这场硅基世界的“达尔文选择”中胜出。更有趣的是，逻辑学告诉我们：几乎所有的逻辑操作都可以通过 NAND 来完成（如果结合非门，效果会更好）。